REFERENCIAS

• Anayeli Benitez Avila . (2012). Arquitectura de Computadora. 20/03/2018, de BlogsPot Sitio web: http://arquitecturacomputado.blogspot.mx/2012/08/arquitectura-de-computadora.html
• Arquitectura de computadoras. (2018). ACCESO DIRECTO A MEMORIA (DMA). 20/03/2018, de WordPress Sitio web: https://conceptosarquitecturadecomputadoras.wordpress.com/acceso-directo-a-memoria-dma/

VIDEOS DE AYUDA PARA LA COMPRENSIÓN

Acceso directo a memoria.

https://www.youtube.com/watch?v=5NEIPr-FVoE

https://www.youtube.com/watch?v=T6r-5JDKhR0

Interrupciones de Hardware: Enmascarable, no-enmascarable.

https://www.youtube.com/watch?v=B8ogf7b3A2Q

https://www.youtube.com/watch?v=bIXYtXL587M

https://www.youtube.com/watch?v=7dLvkH-P6Ds

Temporización: reloj de sistema, reset del sistema, estados de espera.

https://www.youtube.com/watch?v=PJ62B8mZe7k

https://www.youtube.com/watch?v=YeJiaYM1PxY


Direccionamiento: modo real, modo protegido, modo real virtual.

https://www.youtube.com/watch?v=3PpHqye7QUA

https://www.youtube.com/watch?v=8fVmN51k7mA

https://www.youtube.com/watch?v=wZGYgwCWB7w


Buses: bus local, bus de datos, bus de direcciones, bus de control, buses normalizados.

https://www.youtube.com/watch?v=CoHDVVV_tMI

https://www.youtube.com/watch?v=N9XjBl9EblA

TRANSFERENCIAS

Durante las operaciones del DMA, el rendimiento del sistema puede verse afectado debido a que este dispositivo hace un uso intensivo del bus y por lo tanto la cpu no puede leer datos de memoria, por ejemplo para leer la siguiente instrucción a ejecutar. Esto provoca que mientras el DMA está operando, la cpu deba esperar a que finalice dicha tarea sin ejecutar ninguna instrucción. Para solventar esto, existe una memoria cache dentro de la CPU que permite a ésta seguir trabajando mientras el DMA mantiene ocupado el bus.

En computadores que no disponen de memoria cache,el DMA debe realizar su tarea evitando ocupar el bus de datos mientras la CPU realiza la fase de captación de la instrucción. A partir de estas dos posibilidades, existen dos tipos de transferencias de datos del DMA:

• TRANSFERENCIAS MODO RÁFAGA: una vez que la CPU concede el bus al DMA, este no lo libera hasta que finaliza su tarea completamente. Este tipo de transferencia se usa en sistemas que disponen de una memoria cache en la unidad de procesamiento, ya que mientras la CPU puede seguir trabajando utilizando la cache.

• TRANSFERENCIAS MODO ROBO DE CICLO: una vez que la CPU concede el bus al DMA, este lo vuelve a liberar al finalizar de transferir cada palabra. Teniendo que solicitar de nuevo el permiso de uso del bus a la CPU. Esta operación se repite hasta que el DMA finaliza la tarea. Este tipo de transferencia se suele usar en sistema que no disponen de memoria cache en la unidad de procesamiento, ya que de este modo, aunque la transferencia de datos tarda más en realizarse, la CPU puede seguir ejecutando instrucciones.

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SECUENCIA DE EVENTOS

Una operación de E/S por DMA se establece ejecutando una corta rutina de inicialización. Consiste en varias instrucciones de salida para asignar valores iniciales a:

• AR: Dirección de memoria de la región de datos de E/S IOBUF (buffer de entrada/salida).
• WC: Número N de palabras de datos a transferir.

Una vez inicializado, el DMA procede a transferir datos entre IOBUF y el dispositivo de E/S. Se realiza una transferencia cuando el dispositivo de E/S solicite una operación de DMA a través de la línea de petición del DMAC.

Después de cada transferencia, se decrementa el valor de WC y se incrementa el de AR.

La operación termina cuando WC=0, entonces el DMAC (o el periférico) indica la conclusión de la operación enviando al procesador una petición de interrupción.

SECUENCIA DE EVENTOS DETALLADA 

• El procesador inicializa el DMAC programando AR y WC.
• El dispositivo de E/S realiza una petición de DMA al DMAC.
• El DMAC le responde con una señal de aceptación.
• El DMAC activa la línea de petición de DMA al procesador.
• Al final del ciclo del bus en curso, el procesador pone las líneas del bus del sistema en alta impedancia y activa la cesión de DMA.
• El DMAC asume el control del bus.
• El dispositivo de E/S transmite una nueva palabra de datos al registro intermedio de datos del DMAC.
• El DMAC ejecuta un ciclo de escritura en memoria para transferir el contenido del registro intermedio a la posición M[AR].
• El DMAC decrementa WC e incrementa AR.
• El DMAC libera el bus y desactiva la línea de petición de DMA.
• El DMAC compara WC con 0:
• Si WC > 0, se repite desde el paso 2.
• Si WC = 0, el DMAC se detiene y envía una petición de interrupción al procesador.

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PROBLEMAS DE COHERENCIA EN LA MEMORIA CACHE

La DMA puede llevar a problemas de coherencia de caché. Imagine una CPU equipada con una memoria caché y una memoria externa que se pueda acceder directamente por los dispositivos que utilizan DMA. Cuando la CPU accede a X lugar en la memoria, el valor actual se almacena en la caché. Si se realizan operaciones posteriores en X, se actualizará la copia en caché de X, pero no la versión de memoria externa de X. Si la caché no se vacía en la memoria antes de que otro dispositivo intente acceder a X, el dispositivo recibirá un valor caducado de X.

Del mismo modo, si la copia en caché de X no es invalidada cuando un dispositivo escribe un nuevo valor en la memoria, entonces la CPU funcionará con un valor caducado de X.

Este problema puede ser abordado en el diseño del sistema de las siguientes dos formas:

• Los sistemas de caché coherente implementan un método en el hardware externo mediante el cual se escribe una señal en el controlador de caché, la cual realiza una invalidación de la caché para escritura de DMA o caché de descarga para lectura de DMA.
• Los sistemas no-coherente dejan este software, donde el sistema operativo debe asegurarse de que las líneas de caché se vacían antes de que una transferencia de salida de DMA sea iniciada y anulada antes de que una parte de la memoria sea afectada por una transferencia entrante de DMA que se haya requerido. El sistema operativo debe asegurarse de que esa parte de memoria no es accedida por cualquier subproceso que se ejecute en ese instante. Este último enfoque introduce cierta sobrecarga a la operación de DMA, ya que la mayoría de hardware requiere un bucle para invalidar cada línea de caché de forma individual.

Los híbridos también existen, donde en la caché secundaria L2 es coherente, mientras que en la caché L1 (generalmente la CPU) es gestionado por el software.

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ACCESO DIRECTO A MEMORIA

El acceso directo a memoria (DMA, del inglés direct memory access) permite a cierto tipo de componentes de una computadora acceder a la memoria del sistema para leer o escribir independientemente de la unidad central de procesamiento (CPU). Muchos sistemas hardware utilizan DMA, incluyendo controladores de unidades de disco, tarjetas gráficas y tarjetas de sonido. DMA es una característica esencial en todos los ordenadores modernos, ya que permite a dispositivos de diferentes velocidades comunicarse sin someter a la CPU a una carga masiva de interrupciones.

Una transferencia DMA consiste principalmente en copiar un bloque de memoria de un dispositivo a otro. En lugar de que la CPU inicie la transferencia, la transferencia se lleva a cabo por el controlador DMA. Un ejemplo típico es mover un bloque de memoria desde una memoria externa a una interna más rápida. Tal operación no ocupa al procesador y, por ende, éste puede efectuar otras tareas. Las transferencias DMA son esenciales para aumentar el rendimiento de aplicaciones que requieran muchos recursos.

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NO ENMASCARABLE

Una interrupción no enmascarable (o NMI) es un tipo especial de interrupción usada en la mayoría de los microordenadores como el IBM PC y el Apple II.

Una interrupción no enmascarable causa que la CPU deje lo que está haciendo, cambie el puntero de instrucción para que apunte a una dirección particular y continúe ejecutando el código de esa dirección. Se diferencia de los otros tipos de interrupción en que los programadores no pueden hacer que la CPU las ignore, aunque algunos ordenadores pueden por medios externos bloquear esa señal, dando un efecto similar al resto de las interrupciones.

ENMASCARABLE

Todos los microprocesadores prevén algún mecanismo para sincronizar sucesos externos, tales como los fallos de alimentación, peticiones de servicio de señales exteriores, etc. Un método sencillo es el llamado “pollin” que consiste en asociar cada posible suceso asíncrono a un indicador que permite reconocer si el suceso correspondiente necesita ser atendido o no. El microprocesador comprueba todas los indicadores siguiendo una secuencia determinada, y da servicio a aquel que lo precisa. Este método es poco eficiente ya que el microprocesador ha de dedicarse exclusivamente a verificar el estado de los indicadores y, si el número de posibles sucesos externos es grande, el tiempo que pasa hasta que los atiende puede ser excesivamente largo.

El método de interrupciones es mucho más eficaz a la hora de atender peticiones aleatorias. El principio de funcionamiento es el siguiente: un suceso asíncrono que necesita servicio genera una petición de interrupción; cuando el microprocesador la recibe suspende momentáneamente el trabajo que está ejecutando y pasa a realizar la rutina de atención a la interrupción. Una vez finalizada continúa realizando el programa por donde lo dejó. Con este método el microprocesador sólo se ocupa de los sucesos externos cuando se recibe una petición de interrupción, pudiéndose dedicar el resto del tiempo a realizar otras tareas.

INTERRUPCIONES DE HARWARE

Interrupción (también conocida como interrupción de hardware o petición de interrupción) es una señal recibida por el procesador de un ordenador, indicando que debe "interrumpir" el curso de ejecución actual y pasar a ejecutar código específico para tratar esta situación.

Una interrupción es una suspensión temporal de la ejecución de un proceso, para pasar a ejecutar una subrutina de servicio de interrupción, la cual, por lo general, no forma parte del programa (generalmente perteneciente al sistema operativo, o al BIOS). Luego de finalizada dicha subrutina, se reanuda la ejecución del programa.

Las interrupciones surgen de las necesidades que tienen los dispositivos periféricos de enviar información al procesador principal de un sistema de computación. La primera técnica que se empleó fue que el propio procesador se encargara de sondear (polling) los dispositivos cada cierto tiempo para averiguar si tenía pendiente alguna comunicación para él. Este método presentaba el inconveniente de ser muy ineficiente, ya que el procesador constantemente consumía tiempo en realizar todas las instrucciones de sondeo.

El mecanismo de interrupciones fue la solución que permitió al procesador desentenderse de esta problemática, y delegar en el dispositivo la responsabilidad de comunicarse con el procesador cuando lo necesitara. El procesador, en este caso, no sondea a ningún dispositivo, sino que queda a la espera de que estos le avisen (le "interrumpan") cuando tengan algo que comunicarle (ya sea un evento, una transferencia de información, una condición de error, etc.)

ESTADOS DE ESPERA

Cuando se conectan tarjetas al bus de la PC, un problema común es igualar la velocidad de los ciclos del bus con la de las tarjetas. Es común que una tarjeta sea más lenta que el bus. Así, el bus de la PC esta diseñado para resolver este problema. La señal READY del bus se puede usar para extender la longitud del ciclo del bus para igualar una tarjeta lenta o parar el bus del sistema hasta que se sincronice con el ciclo de la tarjeta.

Como se mencionó anteriormente, los ciclos del bus del 8088 normalmente son de cuatro pulsos y se describen por T1 hasta T4. En algunos ciclos el hardware de la PC, automáticamente inserta un pulso ocioso extra llamado TW. La señal READY se usa para insertar estados nuevos o adicionales de espera. Debido a que los diferentes ciclos del bus requieren distintos tiempos, la señal READY se debe controlar de manera diferente.

Generación de estados de espera en ciclos de bus de memoria

El hardware de la PC no inserta estados de espera en los ciclos de lectura o escritura a memoria, sino que esto lo hace la tarjeta usando la señal READY. La figura 22 ilustra las señales de tiempo necesarias para generar un estado de espera para un ciclo de lectura o escritura a memoria

RESET DEL SISTEMA

Se conoce como reset a la puesta en condiciones iniciales de un sistema. Este puede ser mecánico, electrónico o de otro tipo. Normalmente se realiza al conectar el mismo, aunque, habitualmente, existe un mecanismo, normalmente un pulsador, que sirve para realzar la puesta en condiciones iniciales manualmente.

En el ámbito de códigos binarios, trata de poner a 0, así como set, poner a 1.

RELOJ DE SISTEMA

Reloj del sistema

El reloj de una computadora se utiliza para dos funciones principales:

1. Para sincronizar las diversas operaciones que realizan los diferentes subcomponentes del sistema informático.

2. Para saber la hora.

El reloj físicamente es un circuito integrado que emite una cantidad de pulsos por segundo, de manera constante. Al número de pulsos que emite el reloj cada segundo se llama Frecuencia del Reloj.

La frecuencia del reloj se mide en Ciclos por Segundo, también llamados Hertzios, siendo cada ciclo un pulso del reloj. Como la frecuencia del reloj es de varios millones de pulsos por segundo se expresa habitualmente en Megaherzios.

El reloj marca la velocidad de proceso de la computadora generando una señal periódica que es utilizada por todos los componentes del sistema informático para sincronizar y coordinar las actividades operativas, evitando el que un componente maneje unos datos incorrectamente o que la velocidad de transmisión de datos entre dos componentes sea distinta.

Cuanto mayor sea la frecuencia del reloj mayor será la velocidad de proceso de la computadora y podrá realizar mayor cantidad de instrucciones elementales en un segundo.

El rango de frecuencia de los microprocesadores oscila entre los 4,77 megaherzios del primer PC diseñado por IBM y los 200 megaherzios de las actuales computadoras basadas en los chips Intel Pentium.

En máquinas de arquitectura Von Neumann la mayoría de las operaciones son serializadas, esto significa que la computadora ejecuta los comandos en un orden preestablecido. Para asegurarnos de que todas las operaciones ocurren justo en el tiempo adecuado, las máquinas 80×86 utilizan una señal alternante llamada el reloj del sistema.

En su forma básica, el reloj del sistema maneja toda la sincronización de un sistema de cómputo. El reloj del sistema es una señal eléctrica en el bus de control que alterna entre los valores de cero y uno a una tasa dada. La frecuencia en la cual el reloj del sistema alterna entre cero y uno es llamada frecuencia del reloj de sistema. El tiempo que toma para cambiar de cero a uno y luego volver a cero se le llama periodo de reloj, también llamado ciclo de reloj. La frecuencia del reloj es simplemente el número de ciclos de reloj que ocurren en un segundo, en sistemas actuales, éste valor excede los 200 ciclos por segundo, siendo ya común frecuencias del orden de los 366 Mhz. (Mega Hertz?, que equivale a un millón de ciclos por segundo). Observe que el periodo de reloj es el valor inverso de la frecuencia, por lo tanto, para un sistema de 200 Mhz el periodo es igual a 5 nanosegundos. Para asegurar la sincronización, el CPU inicia una operación ya sea en el flanco ascendente (cuando la señal cambia de cero a uno) ó en el descendente (cuando la señal cambia de uno a cero). Como todas las operaciones de un CPU están sincronizadas en torno a su reloj, un CPU no puede ejecutar operaciones más rápido que la velocidad del reloj.

TEMPORIZACIÓN

El temporizador es un circuito digital, dispone de dos salidas al igual que un flip flop, una salida es la inversa de la otra, a diferencia del flip flop quién cuenta con dos estados estables, el temporizador solamente posee un estado estable, el otro estado es inestable, permanece en su estado estable, hasta que se activa con un pulso de entrada, una vez que se activa cambia a su estado inestable y ahí permanece por un periodo fijo de tiempo tw , este tiempo lo determina una constante de tiempo RC externa que se conecta al temporizador, después de que transcurre el tiempo tw , las salidas dos salidas del temporizador regresan a su estado estable, hasta que se activan otra vez. La finalidad de la temporización es retardar el paso de una señal desde un nodo del circuito hasta otro punto, el diseño de este circuito se realiza con un dispositivo que se conoce con el nombre de “monoestable” ó “temporizador”, éste elemento electrónico dispone de una entrada “E” y una salida “S”, se tienen tres temporizadores básicos que se denominan; el primero, temporización a la activación, el segundo se llama temporización a la desactivación y el tercero es una combinación de las dos anteriores, temporización a la “activación y desactivación” simultaneas. Se dispone de dos tipos de comportamiento en que se manifiestan las salidas de los temporizadores, "redisparables" y "no redisparables" y su entrada responde a dos tipos de disparo, "activación" y "desactivación".

Direccionamientos

Se les llama modos de direccionamiento a las distintas formas de combinar los operandos según el acceso que se hace a memoria.

Modo real:
Esta técnica consiste en hacer creer al programa que dispone de más memoria que la físicamente disponible en RAM.

 El modo real está caracterizado por 20 bits de espacio de direcciones segmentado (significando que solamente se puede direccionar 1 MB de memoria), acceso directo del software a las rutinas del BIOS y el hardware periférico, y no tiene conceptos de protección de memoria o multitarea a nivel de hardware.

El modo real (también llamado modo de dirección real en los manuales de Intel) es un modo de operación del 80286 y anteriores CPUs compatibles de la arquitectura x86.


                                                       

Modo real:

En el modo protegido, el procesador utiliza el direccionamiento segmentado a la (no lineal), en lugar de direccionamiento lineal.


El modo protegido tiene un número de nuevas características diseñadas para mejorar las multitareas y la estabilidad del sistema, como protección de memoria, y soporte de hardware para memoria virtual así como de conmutación de tareas.

En el 80386 y procesadores de 32 bits posteriores se agregó un sistema de paginación que es parte del modo protegido.


Modo virtual:
Permite la ejecución de aplicaciones de modo real que violan las reglas bajo control de un sistema operativo de modo protegido.
El VM86 usaba la forma de segmentación del modo real, pero usaba la dirección resultante de 20 bits (realmente 21 bits), tratándola como una dirección lineal, de tal manera que era sujeta a paginación.


Información extraida de:
1. Wikipedia. (2013). Modo 8086 virtual. 20/03/2018, de Wikipedia Sitio web: https://es.wikipedia.org/wiki/Modo_8086_virtual

2. intel. (2017). Modos de direccionamiento utilizado por los Procesadores Intel®. 20/03/2018, de Intel Sitio web: https://www.intel.la/content/www/xl/es/support/articles/000007194/processors.html

Para la mayor comprensión del tema Direccionamiento te invitamos a ver los siguientes videos:
1. https://www.youtube.com/watch?v=QJIQTZJsnf0
2. https://www.youtube.com/watch?v=rSgXJp8erBw

Puede consultar las siguientes paginas para mayor comprensión del tema ya mencionado:

1. http://mixteco.utm.mx/~merg/AC/2009/3.7-direccionamiento.html

2. https://silvamondragon.wordpress.com/2010/11/29/4-2-3-modos-de-direccionamiento/

3. http://www.dia.eui.upm.es/asignatu/arq_com/Paco/3a-LMaquina.pdf

4.https://lenguajeensambladorherramientasj.wordpress.com/2013/02/24/modos-de-direccionamiento/

Este articulo fue redactado por:

Jovani Reyes Benitez 

Sandra Lizbeth Pérez Almager

Buses

Los buses permiten la comunicación entre las partes internas de la computadora o entre las mismas computadoras.

Físicamente son conductores por donde viajan señales eléctricas.

Bus Local: 

Bus entre la CPU, la memoria y los controladores de

entrada y salida. Bus de alta velocidad.

Esto hará que la mayoría de los datos a los cuales accederá el procesador, se localicen en la cache y de esta forma sean entregados a una velocidad mas alta,otro punto a destacar de esta parte es que los accesos a memoria por parte de la cache no van a interrumpir el flujo de datos entre procesador y cache.  También se ve la posibilidad de conectar un dispositivo de entrada salida al bus local.

Bus de Datos:

(bidireccional). Transporta datos entre componentes

(CPU, memoria, E/S(entrada y salida), etc.)

Un bus de datos es un sistema que se encarga de transferir datos entre componentes de una computadora o red de computadoras.

Por estas líneas se transfieren los datos, pueden ser de 8, 16, 32 o más líneas, lo cual nos indica que cantidad de datos podemos transferir al mismo tiempo, y es muy influyente en el rendimiento del sistema. Por ejemplo si el bus es de 8 líneas y las instrucciones son de 16 bits, el sistema va a tener que acceder 2 veces a memoria para poder leer la instrucción, el doble de tiempo en leer instrucciones comparando con un bus de datos de 16 líneas. 

Bus de direcciones: 

(unidireccional). Transporta las direcciones de los componentes que la CPU desea utilizar.

Este bus se utiliza para direccionar las zonas de memoria y los dispositivos de forma que, al escribir una dirección en el bus, cierto dispositivo quede activado y sea quien reciba-envíe los datos en el ciclo de bus así empezado.

                             

Bus de control:

(bidireccional). Transporta las órdenes que determinan la operación de transferencia a realizar por las líneas de datos y direcciones, y marcan el ordenamiento temporal de las señales que circulan por el bus,Las órdenes son muy diversas, las más comunes son:

·         Escritura en memoria. 

·         Lectura de memoria. 

·         Escritura de E/S. 

·         Lectura de E/S. 

·         Transferencia reconocida. 

·         Petición del bus. 

·         Sesión del bus. 

·         Petición de interrupción. 

·         Interrupción reconocida. 

·         Señal de reloj. 

·         Inicio.

Buses normalizados:

Para la intereacción fácil entre los componentes de distintos fabricantes se han normalizado.

Siguiendo un estandar previamente ya acordado entre las compañías y

respaldado por una sociedad de prestigio en el area p.ej. el IEEE.

Nivel mecánico:

Se recoge la forma y tamaño de los conectores, el

número de contactos por conector y el número de dispositivos que

soporta el bus.

Nivel eléctrico:

Se especifican los valores de voltaje de las

diferentes señales, polarización, etc.

Nivel lógico:

Especifica la función de cada señal del bus:

direcciones, datos, control, etc.

Nivel de temporización o sincronismo. Especifica el protocolo de

transferencia empleado.

Nivel de arbitraje:

Especifica el protocolo de arbitraje que utiliza el

bus.

Información tomada de: 

1. David Flores Gallego. (2014). Buses Normalizados. 20/03/2018, de Slide Share Sitio web: https://es.slideshare.net/MajestickFG/buses-normalizados

2. Mario Aguirre. (2015). Tipos de buses y microprocesasdores. 20/03/18, de Slide Share Sitio web: https://es.slideshare.net/mariovalle/tipos-de-buses-y-microprocesadores

Para la mayor comprensión del tema Buses te invitamos a revisar los siguientes vídeos:

1. https://www.youtube.com/watch?v=N9XjBl9EblA

2. https://www.youtube.com/watch?v=ar8zCGl1QOA

Puede consultar las siguientes paginas para mayor comprensión del tema ya mencionado:

1. http://loydiperez.blogspot.mx/2015/03/buses-tipos-de-buses-y-funcion-de-cada.html

2. https://busesyparalelismo.wordpress.com/2014/07/29/tipos-de-buses/

3. https://es.slideshare.net/mariovalle/tipos-de-buses-y-microprocesadores.

4. https://es.slideshare.net/MajestickFG/buses-normalizados

Este articulo fue redactado por:

Jovani Reyes Benitez 

Sandra Lizbeth Pérez Almager